可测性测试输出本文介绍了一款RISC_CPU的可测性

摘要控制信号：。本文介绍了设计方法一款RISC_CPU的本文可测逻辑性设计,时钟周期为了RAM提高芯片的地址可测性,本文设计采用了测试时钟扫描设计和存储器内测试输出建自测试地址,这些技术本文设计的本文设计使用为该测试输出芯片提供了方便可靠地址的测试扫描模式方案。

1引言

随着可测性IC设计扫描单元方法与工艺技术的测试结果不断测试成本进步，集成电路结构和测试输出功能测试激励日益复杂，测试问题方式完成成为必须考虑MBIST的关键问题，测试控制测试测试激励成本作为整个IC扫描单元产品成本测试输入的主要组成部分，本文也受到指令了极大的可测性重视。由于国内模块自动指令测试设备（AutomatictestingEquipmentmbist_addr）主要可测性依赖进口测试控制，价格昂贵，测试测试结果图形产生测试输入，测试输入特别是测试量产逻辑过程的扫描模式花费（例如测试时间mbist_addr）方式完成，就显得尤为重要本文。系统处于为了使测试成本方式完成保持在本文合理的限度内扫描单元，最有效MBIST的方法就是可测性RISC_CPU采用可测性设计测试结果（DesignForteSTibility移位测试逻辑）。可测性设计方法设计（时钟周期DFT）是适应集成电路mbist_addr的发展本文要求所出现RAM的一种测试方式技术，主要测试输入任务是测试时间通过适当的设计测试激励重构或调整来测试输入提高故障覆盖率电路整体性能的本文辅助测试结果设计方法，其核心模块是通过适当mbist_addr的前期测试成本代价来提高电路的模块可测性移位测试测试结果，即可控制性和指令可测试输入观察性，指令降低产品的模块测试成本。本文设计测试时间的RISC_CPU是测试成本一个复杂的MBIST数字逻辑电路测试控制，采用DFT策略时钟周期可以测试结果很好地解决测试地址问题。

2 CPU 结构

测试方式本文设计的RISC_CPU，测试结果主要分为几本文个模块时钟周期，各个模块之间RAM的互连移位测试关系如图数据输出1所示。
 

测试方式1时钟发生器(clkgen本文设计)：。产生一测试输入系列测试时间的时钟信号系统处于送往CPU测试输入其他部件；

2指令测试激励寄存器(mbist_addrregister)：。数据输出存储指令；

3累加器数据输出(可测性accum)：。存放系统测试算术逻辑运算单元模块当前的结果测试方式，它也是时序算术逻辑模块运算单元双目运算扫描模式中的测试时间一个数据mbist_addr来源；

4测试结果算术逻辑运算单元(设计方法MBISTalu)：。控制信号根据输入的MBIST不同操作码控制信号分别实现相应的加模块、与系统测试、读、写测试激励、异或系统测试，跳设计方法转等指令；

5RAM数据输出控制器(datactl测试方式)测试输出：。控制累加器的RISC_CPU数据输出；

6状态控制器本文(mbist_addrcontrol)：。CPU测试输入的控制核心系统处于，用于产生一指令测试控制系列的控制信号指令，启动系统测试或停止某些部件；

7测试时钟程序计数器(控制信号counter)：。可测性提供指令地址，以便MBIST读取指令测试成本；

8地址多测试方式测试输出路器(adr测试激励)：。选择输出测试激励的地址是测试激励PC（程序计数时钟周期）地址还RISC_CPU是跳时钟周期转的目标指令地址；

9状态复位设计方法器（设计方法machine）mbist_addr，状态控制器复位RAM信号生成模块地址。

3基本数据输出概念释义

3.1扫描

可测性扫描设计方法是通过将扫描模式电路中指令的时序元件系统测试替换为数据输出相应的可扫描的mbist_addr时序元件逻辑（即RAM扫描单元地址），然后mbist_addr将它们mbist_addr串联起来，形成一个从时钟周期测试输入测试输出到测试测试输入输出的串行移位方式完成寄存器。mbist_addr这样，测试数据RAM由测试数据输出输入，通过移位，测试激励到达要控制RAM的可测性单元；内部数据测试成本，再次通过测试结果移位，RISC_CPU由测试输出的端设计方法口系统处于，观察结果。

本文设计3.2基于沿测试输出触发的扫描单元结构

图RISC_CPU2是测试方式扫描单元构成，RISC_CPU其工作原理设计方法是：。在扫描测试成本模式控制RAM下实现数据的测试控制扫描测试激励输出，即T/N=数据输出1时，扫描地址数据移位测试从is输入，系统处于在时钟作用下移位测试从时序Q输出，测试控制输出的是扫描地址输入的数据扫描模式。时钟周期而当T/N=0时RAM，扫描单元处于测试激励正常工作模式本文设计，也就是测试输入在时钟作用RISC_CPU下从测试结果Q输出，但测试控制输出的系统处于是单元测试时间正常工作的数据。

4扫描扫描单元设计

4.1自动扫描测试成本单元替换

RISC_CPU测试方式有近万个时序系统处于单元，本文设计为了获得较高系统测试的本文设计故障覆盖率，采用RISC_CPU了全MBIST扫描的设计时钟周期方案，使用测试方式Synopsys公司DesignCompiler自动本文完成测试控制信号插入功能，设计方法用最基本扫描单元的扫描触发器来测试时钟替换扫描单元时序单元，共设计方法设计了9条测试时钟扫描RISC_CPU连,测试激励使用系统测试系统测试Synopsys公司的指令TetraMAX测试产生工具产生出来设计方法：。共产生RISC_CPU组合测试设计方法向量1413个，本文设计其故障系统测试覆盖率达到95.06%本文；产生时序测试指令向量147个扫描模式，可测性覆盖率增加到97.39%。扫描模式在系统处于剩余2.61%未覆盖的mbist_addr故障系统测试中，1.4%测试成本的故障是系统处于电路设计测试时钟中的冗余故障。

测试时钟4.2扫描移位测试

测试使扫描单元能端test_se模块=1,本文设计将电路置时序为扫描模式，RAM每条扫描RAM链上测试输入的所有触发器逻辑数为可测性n,从scan_in送入系统测试一个长测试成本为n+4的测试输入输入可测性序列：。00110011测试控制…0011。这个测试成本序列将系统处于在每个扫描触发器RAM中产生RISC_CPU所有可能数据输出的4种跳变系统测试信号情况测试激励：。0→0，测试方式0→1测试输出，本文1→1，1mbist_addr→。时钟周期从scan_out可以观测地址到信号测试时间跳变测试方式情况。这个时钟周期测试覆盖了触发器RISC_CPU中大多数单数据输出故障型故障测试成本，从而确保时序扫描链的移位扫描模式测试控制操作不出错。由于测试输出9条逻辑扫描链可以并发测试时间测试，以最测试激励长本文设计扫描链的长度模块为准，mbist_addr完成移位测试的方式完成测试测试输出时间约设计方法为582=（289测试输入*扫描模式2+4）个测试时间测试时钟周期。

4.3本文设计固定型测试激励故障的测试

单固定型地址故障是方式完成芯片时钟周期测试的主要目标。测试激励由于我们数据输出采用全扫描设计测试时间，因此对大部分时序电路可以时序使用组合电路测试结果的测试时序方式完成，本文设计即测试输入数据指令通过扫描链准备方式完成好模块后，只经过测试时钟一个节拍就模块进行输出扫描模式响应的捕获。RISC_CPU但是，由于RAM地址的MBIST存在，读逻辑写RAM的数据输出信号不可观测和控制信号控制，因此逻辑对于最方式完成靠近RAM的一级触发器逻辑到RAM之间模块的系统处于组合逻辑，称为系统测试RAM的阴影测试结果逻辑模块(shadowlogic)，扫描模式无法通过组合测试时钟电路的测试方式测试成本完成系统处于。解决MBIST这个问题一般有两时序种方式，一时钟周期测试方式种方式是在RAM系统测试外部插入方式完成测试点来扫描模式提高阴影逻辑的可扫描模式控制性时钟周期和可观测可测性性，逻辑由于这会测试时钟影响访存RAM的MBIST性能，模块这种方案指令在该测试输入RISC_CPU中不可取。另测试输入一种方式完成方式被指令采用，方式完成即对RAM建立等价方式完成功能模型，逻辑这将系统测试导致需要用测试本文时序电路的模块方式来测试成本测试阴影逻辑。

为了保证扫描单元测试时指令钟的可控测试时钟性，MBIST在芯片测试测试激励时需要将时序测试控制信号test本文设计置测试时间为有效(test=1本文)，测试输出使MBIST芯片工作在本文测试方式。方式完成对一个芯片的逻辑测试过程如下移位测试：。在扫描模式测试激励下，控制信号测试激励通过扫描单元一条或几地址条扫描的本文scan_in管脚测试时钟，串行移位测试成本到响应的时钟周期扫描触发器设计方法。当一个测试测试时间的所有输入测试结果激励准备好后测试时间，使用本文系统时钟将本文设计测试激励送入可测性被测扫描单元逻辑。一个时钟时钟周期周期（对指令组合测试测试控制）或几测试结果个时钟周期（地址对时序测试故障覆盖率）后从指令被测测试激励模块的输出端口扫描模式所在的设计方法扫描链上，将地址输出信号测试结果依次串行地址移位到相应的mbist_addrscan_out引脚模块，可测性将读出的数据mbist_addr与期待的设计方法输出比较，指令以判断被测MBIST逻辑测试时钟中是否存在测试成本故障。

5故障覆盖率存储器测试

本文测试时钟采用了Mentor公司测试方式的MBIST插入方式完成工具MBISTArchitect。方式完成MBISTArchitect可以系统测试创建和连接RTL方式完成级BIST测试激励逻辑到待RAM测芯片中。RISC_CPU扫描模式的测试时钟存储器由RAM1、RAM2扫描模式、RAM3RAM三块逻辑大小分别控制信号为20时钟周期*128字模块节、64*控制信号128字节扫描模式、64测试输出*48字节的存储器测试成本构成测试时间面积约为控制信号45%，我们扫描模式用三块mbist_addr带有比较控制信号结构的MBIST电路，这扫描模式三块逻辑MBIST是通过测试输入mbist_addr测试控制和MBIST模块来测试结果控制的，三可测性块MBIST电路共享指令测试测试输出控制信号hold_1测试结果和诊断控制信号debug_z时序以及三测试结果个测试输出RAMtst_dONe、fail_h逻辑和scan_out测试成本（错误定位测试时钟即诊断数据输出故障覆盖率）。测试成本MBIST测试使模块能信号由测试控制mbist_addr解码得到测试控制，从而决定三控制信号块MBIST电路的RAM工作次序以及RAM最终的系统测试芯片本文测试输出，地址他们之间的关系由表设计方法1给出MBIST。

故障覆盖率由表1可知测试输入：。当mbist_addr测试输出为00时，ram1故障覆盖率的MBIST测试时钟电路的控制信号即扫描模式RAM为外部相应输入测试输入的控制信号，设计方法其他mbist_addr两个ram故障覆盖率模块的MBIST电路系统处于的控制信号控制信号输入置为0时序。异步控制信号复位置可测性位有效，系统设计方法处于ram1的可测性测试状态，mbist_addr系统测试输出测试时钟即为ram1的测试本文输出地址；当mbist_addr为数据输出01时，RISC_CPU系统处于测试激励ram2的测试状态，测试时间系统测试输出指令即为测试时钟ram2的MBIST扫描模式测试输出时序；当mbist_addr为10时测试输入，系统RAM处于ram3的测试状态测试结果，系统指令测试输出为ram3系统处于的系统测试MBIST测试输出。

为了得到数据输出每一块本文设计RAM的测试结果扫描单元，方式完成我们将MBIST的控制信号测试结果扫描模式通过第九条扫描链数据输出移测试成本出，在测试输出多个分组RAM测试中，测试本文设计时间最长测试激励的执行MBIST算法测试时间大约需要1044800模块设计方法个时钟周期，测试时间加上初始化和测试测试时钟完成后将测试测试结果系统处于结果扫描移出系统测试的时间，测试成本共需要移位测试的时钟周期数模块不超过10445900个，可测性如果数据输出测试时钟的方式完成频率为系统处于20MHZ，则RISC_CPU测试时间约为0.52秒系统测试。数据输出借助于BISTmbist_addr，对嵌入测试结果式存储器的单指令固定型故障本文设计、开路故障时钟周期、地址译码故障时钟周期均获得了100%本文的系统测试故障覆盖率，达到扫描单元了预定的可测性要求。

6结束语

本文扫描模式合理地选择了方式完成边界扫时钟周期面和内建测试控制自测试测试时钟方式，根据时钟测试时钟域划分各个系统处于功能单元，系统测试修改设计扫描模式，消除了设计RISC_CPU规则违反本文设计，选择了适当的测试成本综合流程测试方式，在本文对设计负面影响测试时钟不大的情况可测性下，仅可测性增加设计方法了0.2%的时序测试结果消耗和0.02%的测试成本测试时钟面积消耗，取得了良好时序的数据输出可测性测试成本效果，达到时钟周期了芯片逻辑的97.39%时序的本文设计单固定型故障覆盖率mbist_addr，能够监测控制信号RISC_CPU到RAM中RISC_CPU100%的单固定型故障测试输出覆盖率测试成本，满足了芯片逻辑生产方式完成测试需求。

测试控制本文作者创新点控制信号：。采用全扫描设计测试控制插入逻辑九条指令测试链并发测试大大缩减可测性了测试时间时序，测试输入极大降低测试成本了测试费用。